| FlattenveriLOG Esta utilidad toma todos los archivos RTL de VeriLog junto con el nombre del módulo de verilog superior y atraviesa todo el Hierachy a partir de la parte superior de DAR. Elimina cada uno de los casos tirando de la diversión. |
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FlattenveriLOG Clasificación y resumen
- Nombre del editor:
- Kanai Lal Ghosh
- Sistemas operativos:
- Windows All
- Tamaño del archivo:
- 11.4MB
FlattenveriLOG Etiquetas
FlattenveriLOG Descripción
Aplanar el módulo / diseño de Verilog, aplanar instancias / jerarquías Esta utilidad toma todos los archivos RTL de Verilog junto con el nombre del módulo de Verilog superior y atraviesa todo el Hierachy a partir de la parte superior de DAR. Elimina cada una de las instancias al extraer la funcionalidad en el módulo superior. Esto se ha desarrollado en Java (1.6.x) para que la plataforma de TI sea independiente. Tenga en cuenta que es compatible principalmente de las construcciones de verilog sintetizables. Esta herramienta se ha agrupado como un archivo JAR ejecutable y se puede descargar desde aquí, Linux, Wnidows.
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