Hardware :: VHDL :: analizador Una gramática completa para analizar el código VHDL usando Perl
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Hardware :: VHDL :: analizador Descripción

Una gramática completa para analizar el código VHDL usando Perl Hardware :: VHDL :: Parser es un módulo Perl que define la gramática completa necesaria para analizar cualquier código VHDL. Al sobrecargar esta gramática, es posible crear fácilmente scripts Perl que se ejecutan a través del código VHDL y realizar funciones específicas. Para el ejemplo, una jerarquía.pm usa hardware :: VHDL :: analizador para sobrecargar la regla de la gramática para las instancias de componentes. Esta modificación única imprimirá todos los nombres de instancia que se producen en el archivo que se está analizando. Esto podría ser útil para crear un script de compilación automática, o un navegador jerárquico gráfico de un diseño VHDL. Este módulo se encuentra actualmente en la versión beta. Todo el código está sujeto a cambios. Los informes de errores son bienvenidos.Synopsis Use Hardware :: VHDL :: Parser; $ parser = nuevo hardware :: VHDL :: Parser; $ parser-> nombre de archivo (@argv); Requisitos: · Perl

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