Hdlmaker HDLMAker es un generador de código VERILOG / VHDL y un sistema de desarrollo FPGA.
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Hdlmaker Clasificación y resumen

Hdlmaker Etiquetas

generador de códigos sistema de desarrollo Verilog Vhdl creador de HDL

Hdlmaker Descripción

HDLMAKER es un generador de código VERILOG / VHDL y un sistema de desarrollo FPGA. HDLMAKER es una herramienta para generar diseños de verilog. HDLMAKER simplifica el desarrollo de diseños complejos de FPGA, así como a los tableros de PC al realizar las siguientes tareas: · Escribe el Código de Verilog jerárquico · Genera anillos de IO Retargetables · Genera todos los scripts necesarios y haga archivos · Admite los proyectos de Mulitlanguage · Convierte las listas de red de PCB en VHDL y VERILOG · Genera Netlistas de la placa de PCB de Scald y PADS · Genera esquemas en formato PostScript · Los diseños son portátiles entre las familias de FPGA y las herramientas CAE · Simplifica la reutilización del código HDL · Convierte a los archivos HDLMAker, VeriLog y VHDL en HTMLLHer, con una clave de HDLLAker. Características de "HDLMAker": · Escribe verilo jerárquico. · La salida se puede dirigir a VERILOG o VHDL (el soporte VHDL ha sido en desuso). · Soporta el desarrollo de idiomas mixtos. · Genera listas de la placa de PC en ambos almohadillas PCB y formatos SCALD. · GENERA Esquemas en formato PostScript. · Apoya a los FPGAs más populares · Xilinx VirTex4, Virtex2P, Virtex2, Virtexe, Virtex, Spartan3, Spartan2,4000e, 4000ex, 4000xl, 5200,9500, altera stratix · Soporta los sintetizadores más populares · Synopify · Xilinx Xst · Altera · Compilador de diseño de Synopsys · Precision · Admite la mayoría de los simuladores · Fintronics Finstim · Cadence VeriLOG XL · Cadence NC-SIM · Modelo Technologies (VHDL y VeriLOG) · Sinopsys VCS · HTML Generation · HDLMAker genera una versión HTML del diseño con hipertenses de todos los archivos de origen para los archivos generados y de todas las instancias de componentes al módulo del componente. Verilog y VHDL htmlized también son de color sintaxis. Lo nuevo en esta versión: · Inserción_Compare, inserta un módulo con una envoltura de comparación · Se agregó HDLMAKER_ALLOW_SUB VARIABLE · Añadido Xst_Directive · Soporte de planificación de fishing para multiplicadores y Bloquear RAM · Nuevas restricciones de XST · Mejora DDR IO Soporte que incluye DDR diferencial · Soporte de proyecto Xilinx mejorado · Soporte VIRTEX4 · MEJOR SOPORTE DE MODELIJO. Crea tres archivos de comando, foo_compile_mt.cmd para compilar los módulos, foo_i_mt.cmd para uso interactivo, y foo_batch_mt.cmd para simulación por lotes. · Los valores iniciales de las variables de HDLMAker se pueden pasar desde la línea de comandos o desde un archivo. · Declaración más flexible #clock · Comentarios en archivos PIN · Soporte para Xilinx ISE 6.1 · Soporte para VirTEX2P · Soporte para la precisión y el Modelamiento agregado · Soporte de proyecto grande, HDLMAker ahora opera a través de múltiples directorios · Virtex2, Spartan2 y Spartan2e Soporte agregado · Altera Stratix Soporte añadido · Soporte de proyectos Multilenguaje. Puede incrustar entidades VHDL en archivos verilog y módulos verilog en archivos VHDL.

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