Icarus verilog Herramienta de simulación y síntesis de Verilog
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Icarus verilog Descripción

Herramienta de simulación y síntesis de Verilog. Icarus VeriLog es una herramienta de simulación y síntesis de Verilog. Funciona como un compilador, compilando el código fuente de Written en Verilog (IEEE-1364) en un formato objetivo. Para la simulación por lotes, el compilador puede generar una forma intermedia llamada montaje VVP. Esta forma intermedia es ejecutada por el comando `` `VVP ''. Para la síntesis, el compilador genera netlists en el formato deseado. El compilador propio está destinado a elaborar y analizar las descripciones de diseño escritas en el estándar IEEE IEEE STD 1364-2001. El estándar correcto se lanzó a la mitad del año 2001, aunque en una forma electrónica bastante costosa. Este es un estándar bastante grande y complejo, por lo que se llevará un tiempo para llegar allí, pero ese es el objetivo. Nota: Icarus Verilog es un trabajo en progreso, y dado que la norma del idioma no está parada, probablemente siempre será.

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