FIR HDL Writer FIRD HDL Writer es una herramienta EDA utilizada para generar un código de transferencia de registro de registro de veriloog (RTL) Sintetizable texto (RTL)
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FIR HDL Writer Clasificación y resumen

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FIR HDL Writer Descripción

La escritora de FIRD HDL es una herramienta de EDA (Automatización de diseño electrónico) que se usa para generar un código de transferencia de registro de registro de veriloog (RTL) de texto transparente (RTL) para realizar filtros de abeto y testbancos. Las opciones de diseño incluyen múltiples canales, conjuntos de coeficientes y especificaciones de utilización de recursos (para FPGA). Los diseños son completamente síncronos y están registrados para proporcionar las máximas frecuencias de reloj. Las tasas de reloj en exceso de 300MHz se han medido en dispositivos STRATIX y VIRTEX (usando QUARTUS e ISE Syntesis y herramientas de ruta y lugar). Dado que la verificación ha demostrado ser una tarea de consumo de tiempo, el escritor de FIRD HDL crea una bandeja de prueba automática para el impulso, el paso y las respuestas aleatorias, a través de múltiples canales y conjuntos de coeficientes. Dado que el código generado es Verilog de texto claro, puede migrar el diseño a diferentes familias de dispositivos, proveedores o incluso a un circuito integrado específico de una aplicación (ASIC). ¡TOMAR EL CONTROL DE SUS DISEÑOS CON EL CORREO DE TEXTO RTL CÓDIGO FUENTE! TOMAR EL CONTROL DE SU DISEÑO Algunas herramientas modernas de FIR HDL han estado eliminando su control, lo que limita sus opciones y consume recursos no deseados. Por ejemplo, la mayoría de las herramientas que crean filtros de abeto para FPGA tienen un crecimiento de bitgrafías fugitivas, a menudo produciendo resultados mayores de 64 bits solo para redondearse en la salida final hasta 16 bits. Los diseñadores a menudo enfrentan la opción de usar (y pagar por) bits adicionales en la producción, o escribir su propio filtro. El escritor FIR HDL le permite limitar el crecimiento del ancho de bits permitiéndole limitar la precisión en el multiplicador, así como la salida final. texto claro RTL El FUR HDL Writer crea un archivo de diseño RTL de texto claro, y un borrador de texto RTL TestBench. Nuevamente, la mayoría de las herramientas usan el código cifrado, o crean un código de nivel de puerta cercano. El código RTL de Verilog generado es un texto claro legible humano. El acceso a la fuente RTL de texto claro lo pone a cargo de su código. Dado que los archivos de TestBench y diseño son de verilo de texto claro, la simulación RTL es extremadamente rápida. La autopromesa VeriLog TestBench proporciona un estímulo de impulso, paso y aleatorio (a través de uno o más canales), y verifica los resultados de ROM pre-computado. Después de que se completen todas las pruebas, si no se encuentran errores, muestra el mensaje que pasan todas las pruebas.

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