Hardware :: Verilog :: analizador Una gramática completa para analizar el código de verilog utilizando Perl
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Módulo perl perla analizador Verilog Analógrafo verilog

Hardware :: Verilog :: analizador Descripción

Una gramática completa para analizar el código de verilog utilizando Perl Hardware :: Verilog :: Parser es un módulo Perl que define la gramática completa necesaria para analizar cualquier código de verilo. Al sobrecargar esta gramática, es posible crear fácilmente scripts Perl que se ejecutan a través del código de VeriLog y realizar funciones específicas. Para el ejemplo, una jerarquía.pm usa hardware :: verilog :: analizador para sobrecargar la regla de la gramática para las instantáticas del módulo. Esta modificación única imprimirá todos los nombres de instancia que se producen en el archivo que se está analizando. Esto podría ser útil para crear un script de compilación automático, o un navegador jerárquico gráfico de un diseño de Verilog. Este módulo se encuentra actualmente en la versión alfa. Todo el código está sujeto a cambios. Los informes de errores son bienvenidos.Synopsis Use Hardware :: Verilog :: analizador; $ parser = nuevo hardware :: verilog :: analizador; $ parser-> nombre de archivo (@argv); Requisitos: · Perl

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